德国专利DE102004027882A1 Multiportspeicherbaustein mit gestapelten Bänken

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专利摘要:
Eswird ein Multiportspeicherbaustein mit gestapelten Bänken bereitgestellt.Der Multiportspeicherbaustein umfasst eine Anzahl von Anschlüssen undeine Mehrzahl von gestapelten Bänken,von denen sich zwei oder mehr einen Datenleitungsabtastverstärker teilen.Jede gestapelte Bank umfasst eine Mehrzahl von Speicherzellen. Datenleitungsabtastverstärker sindjeweils zwischen den gestapelten Bänken und Lesepuffern eingeschleift,um Daten abzutasten, die aus Speicherzellen einer aus den gestapeltenBänkenausgewähltenBank gelesen werden. Die Lesepuffer sind jeweils mit den Anschlüssen verbunden,speichern von den Datenleitungsabtastverstärkern abgegebene Speicherzellendatenund geben die gespeicherten Daten an die Anschlüsse ab. Schreibpuffer sindjeweils mit den Anschlüssengekoppelt und konvertieren und speichern Schreibdaten, die seriell über dieAnschlüsseempfangen werden, in eine prallele Form. Schreibdatenleitungen verbindenjeweils die Datenleitungstreiber mit den Schreibpuffern. Entsprechendkann ein Datendurchsatz erhöhtund eine Datenlesegeschwindigkeit und eine Datenschreibgeschwindigkeitverbessert werden, da auf eine Mehrzahl von gestapelten Bänken unabhängig zugegriffenwerden kann.
公开号:DE102004027882A1
申请号:DE200410027882
申请日:2004-05-28
公开日:2005-01-13
发明作者:Seung-hoon Suwon Lee
申请人:Samsung Electronics Co Ltd；
IPC主号:G11C11-41

专利说明:
[0001] DieseAnmeldung beansprucht die Priorität der koreanischen PatentanmeldungNr. 2003-35606, die am 3. Juni 2003 beim koreanischen Patentamt hinterlegtwurde und deren Offenbarung hierin durch Bezugnahme vollständig aufgenommenwird.
[0002] DieErfindung betrifft einen Multiportspeicherbaustein, insbesondereeinen Multiportspeicherbaustein, in dem jede von gestapelten Speicherbänken unabhängig betriebenwird.
[0003] Ineinem allgemeinen Zweiportspeicherbaustein wird ein Paar von Daten über einenAusgabeanschluss aus einem Speicherzellenfeld gelesen und gleichzeitig über einenEingabeanschluss in das Speicherzellenfeld geschrieben. Ein solcherZweiportspeicherbaustein kann als Videospeicherbaustein für Videokamerasusw. verwendet werden. Da der Zweiportspeicherbaustein jedoch einebegrenzte Anzahl von Anschlüssen umfasst,die einen gleichzeitigen Zugriff ermöglichen, ist ein Multiportspeicherbausteinerforderlich, der in der Lage ist, nach Bedarf eine benötigte Anzahlvon Ports, d.h. Anschlüssezu reservieren, um eine hohe Funktionalität und eine hohe Auflösung zuerzielen.
[0004] DerMultiportspeicherbaustein führteinen unabhängigenBankzugriffsvorgang übereinen Mehrfachkanal aus. Die Betriebsgeschwindigkeit des Multiportspeicherbausteinsist von einem unabhängigenBankzugriftsvorgang und unabhängigenLese- und Schreibvorgängenabhängig.Die unabhängigen Lese-und Schreibvorgängesind eng mit einer Datenleitungsstruktur im Multiportspeicherbausteinverbunden.
[0005] 1 zeigt eine Darstellungzur Erklärung einerinternen Struktur eines herkömmlichenMultiportspeicherbausteins. Wie aus 1 ersichtlichist, umfasst ein Multiportspeicherbaustein 10 eine Anzahlvon SpeicherbänkenBank0 (100), Bank1 (101), Bank2 (102) und Bank3 (103), Datenleitungsabtastverstärker IOSA (110) und IO SA (112), Datenleitungstreiber IO DRV (120) undIO DRV (122), Schreibpuffer 130, 132, 134 und 136,Lesepuffer 140, 142, 144 und 146 undeine Anzahl von Anschlüssen Port0(150), Port1 (152), Port2 (154) und Port3 (156). Die Speicherbänke Bank0(100), Bank1 (101), Bank2 (102) und Bank3 (103) bilden eine Stapelbankstruktur.Mehrbitdaten, beispielsweise 512-Bit-Daten, werden über dieAnschlüsse 150, 152, 154 und 156 eingegebenoder ausgegeben.
[0006] DieSpeicherbänkeBank0 (100) und Bank1 (101) sind über erste globale DatenleitungenGIO, i = 0, 1, 2, ...,511 mit einem ersten Datenleitungsabtastverstärker 110 oder einemersten Datenleitungstreiber 120 verbunden. Die Speicherbänke Bank2 (102)und Bank3 (103) sind überzweite globale Datenleitungen GIO<j>, j = 0, 1, 2, ...,511 mit einem zweiten Datenleitungsabtastverstärker 112 oder einemzweiten Datenleitungstreiber 122 verbunden. Die Datenleitungsabtastverstärker 110 und 112 sind über LesedatenleitungenRDL mit den Lesepuffern 140, 142, 144 und 146 verbunden.Die Lesepuffer 140, 142, 144 und 146 sindjeweils mit den Anschlüssen 150, 152, 154 und 156 verbunden.Die Datenleitungstreiber 120 und 122 sind über eineSchreibdatenleitung WDL mit den Schreibpuffern 130, 132, 134 und 136 verbunden.Die Schreibpuffer 130, 132, 134 und 136 sindjeweils mit den Anschlüssen 150, 152, 154 und 156 verbunden.
[0007] DieLese- und Schreibvorgängedes Mehrbankspeicherbausteins 10 mit der oben beschriebenenStruktur werden nachfolgend beschrieben. 2 zeigt ein Blockdiagramm zum Erläutern eines Lesedatenpfadesdes Mehrbankspeicherbausteins 10. Wie aus 2 ersichtlich ist, werden 512-Bit-Speicherzellendaten,die aus den SpeicherbänkenBank0 (100) und Bank1 (101) gelesen werden, über dieersten globalen Datenleitungen GIO<0>, GIO<1>, GIO<2>, ..., GIO<511> zum ersten Datenleitungsabtastverstärker 110 übertragen. 512-Bit-Speicherzellendaten,die aus den SpeicherbänkenBank2 (102) und Bank3 (103) gelesen werden, werden über diezweiten globalen Datenleitungen GIO<0>,GIO<1>, GIO<2>, ..., GIO<511> zum zweiten Datenleitungsabtastverstärker 112 übertragen.Der erste Datenleitungsabtastverstärker 110 und der zweiteDatenleitungsabtastverstärker 112 teilensich die Lesedatenleitungen RDL<0>, RDL<1>, RDL<2>, ..., RDL<511>.
[0008] Dader erste und zweite Datenleitungsabtastverstärker 110 und 112 sichdie Lesedatenleitungen RDL teilen, ist nur einer der beiden Datenleitungsabtastverstärker 110 und 112 selektivmit den Lesepuffern 140, 142, 144 und 146 verbunden.Ist der erste Datenleitungsabtastverstärker 110 mit den LesedatenleitungenRDL<0>, RDL<1>, RDL<2>, ..., RDL<511> verbunden, dann werdendie 512-Bit-Speicherzellendaten, die aus den Speicherbänken Bank0(100) und Bank1 (101) ausgewählt werden,vom ersten Datenleitungsabtastverstärker 110 abgetastetund verstärktund in einem der Lesepuffer 140, 142, 144 und 146 gespei chert.Sie könnenbeispielsweise überdie Lesedatenleitungen RDL<0>, RDL<1>, RDL<2>, ..., RDL<511> im ersten Lesepuffer 150 gespeichertwerden. Die 512-Bit-Daten, die im ersten Lesepuffer 140 gespeichertsind, könnendann sequentiell überden Anschluss Port0 (150) ausgegeben werden.
[0009] Während aufdie aus den Speicherbänken Bank0(100) und Bank1 (101) gelesenen Speicherzellendaten zugegriffenwird, die überden Lesepuffer 140 und den Anschluss Port0 (150) ausgegebenwerden, kann hierbei auf Speicherzellendaten aus den Speicherbänken Bank2(102) und Bank3 (103) nicht zugegriffen werden.
[0010] 3 zeigt ein Blockdiagrammzum Erläuterneines Schreibdatenpfades des Multiportspeicherbausteins aus 1. Wie aus 3 ersichtlich ist, werden analog zumDatenlesepfad aus 2 beispielsweiseSchreibdaten überden Anschluss Port0 (150) empfangen und sequentiell in einem erstenSchreibdatenpuffer 130 gespeichert und bilden 512-Bit-Daten.Die 512-Bit-Daten, die im ersten Schreibspeicher 130 gespeichertsind, werden beispielsweise überSchreibdatenleitungen WDL<0>, WDL<1>, WDL<2>, ..., WDL<511> zum ersten Datenleitungstreiber 120 übertragen.Der erste Datenleitungstreiber 120 ist über die globalen DatenleitungenGIO<0>, GIO<1>, GIO<2>, ..., GIO<511> mit der Bank0 (100)oder Bank1 (101) verbunden und speichert die Schreibdaten in einerausgewählten Speicherbank,beispielsweise in den 512 Speicherzellen der Bank0 (100).
[0011] Analogzum Lesevorgang, können,während dieSchreibdaten überden Anschluss Port0 (150) und den Schreibpuffer 130 empfangenwerden und auf die Speicherzellen der Bank0 (100) oder Bank1 (101)zugegriffen wird, in die sie geschrieben werden, die Schreibdatennicht auf die Speicherzellen der Bank2 (102) und der Bank3 (103)zugreifen.
[0012] Wieoben ausgeführtist, besteht eine Begrenzung in der Datenlesegeschwindigkeit undDatenschreibgeschwindigkeit, da im herkömmlichen Multiportspeicherbaustein 10 nichtunabhängigauf die gestapelten SpeicherbänkeBank0 (100) und Bank1 (101) und Bank2 (102) und Bank3 (103) zugegriffenwerden kann. Aus diesem Grund ist ein Multiportspeicherbausteinmit einer Stapelspeicherbankstruktur erforderlich, der einen unabhängigen Zugriff erlaubtund in der Lage ist, unabhängigeLese- und Schreibvorgängeauszuführen.
[0013] Ausführungsformender Erfindung versuchen diese und andere Unzulänglichkeiten beim Stand derTechnik zu beheben.
[0014] Ausführungsformender vorliegenden Erfindung stellen einen Multiportspeicherbausteinmit einer Stapelbankstruktur zur Verfügung, der einen unabhängigen Zugrifferlaubt. Daher können,da gemäß den Multiportspeicherbausteinender vorliegenden Erfindung auf jede der Mehrzahl von gestapelten Bänken unabhängig zugegriffenwerden kann und jede Bank unabhängigDaten lesen oder schreiben kann, der Datendurchsatz erhöht und dieDatenlesegeschwindigkeit und die Datenschreibgeschwindigkeit verbessertwerden.
[0015] Dieoben genannten und andere Merkmale und Vorteile der vorliegendenErfindung werden durch die nachfolgende ausführliche Beschreibung exemplarischerAusführungsbeispielederselben unter Bezugnahme auf die Zeichnungen ersichtlich, in denenzeigen:
[0016] 1 ein Blockdiagramm einesherkömmlichenMultiportspeicherbausteins,
[0017] 2 ein Blockdiagramm einesLesepfades des Multiportspeicherbausteins aus 1,
[0018] 3 ein Blockdiagramm einesSchreibpfades des Multiportspeicherbausteins aus 1,
[0019] 4 ein Blockdiagramm eineserfindungsgemäßen Multiportspeicherbausteins,
[0020] 5 ein Blockdiagramm einesLesepfades des Multiportspeicherbausteins aus 4 und
[0021] 6 ein Blockdiagramm einesSchreibpfades des Multiportspeicherbausteins aus 4.
[0022] Nachfolgendwerden Ausführungsformen dervorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungenbeschrieben. Gleiche Komponenten in den entsprechenden Zeichnungen sindmit dem gleichen Bezugszeichen markiert.
[0023] ZurVereinfachung der Beschreibung werden die Ausführungsformen der vorliegendenErfindung füreinen Multiportspeicherbaustein mit vier Anschlüssen und zwei gestapelten Bänken beschrieben.Es versteht sich fürden Fachmann, dass verschiedene Veränderungen in der Anzahl derAnschlüsseund der gestapelten Bänkebasierend auf dieser Beschreibung vorgenommen werden können.
[0024] 4 zeigt ein Blockdiagrammeines Multiportspeicherbausteins gemäß einem Ausführungsbeispielder Erfindung. Der beispielhafte Multiportspeicherbaustein 40 von 4 umfasst erste Stapelbänke Bank0(400) und Bank1 (401), zweite Stapelbänke Bank2 (402) und Bank3 (403),DatenleitungsabtastverstärkerIO SA (410) und IO SA (412), Datenleitungstreiber IO DRV (420) undIO DRV (422), Schreibpuffer 430, 432, 434 und 436,Lesepuffer 440, 442, 444 und 446 undAnschlüssePort0 (450), Port1 (452), Port2 (454) und Port3 (456).
[0025] DieBank0 (400) und die Bank1 (401) sind über erste globale DatenleitungenGIO, i = 0 bis 511 miteinem ersten Datenleitungsabtastverstärker 410 und einemersten Datenleitungstreiber 420 verbunden. Die Bank2 (402)und die Bank3 (403) sind überzweite globale Datenleitungen GIO<j>, j = 0 bis 511 miteinem zweiten Datenleitungsabtastverstärker 412 und einemzweiten Datenleitungstreiber 422 verbunden. Der erste undder zweite Datenleitungsabtastverstärker 410 und 412 sind über ersteLesedatenleitungen RDL, i = 0 bis 511 undzweite Lesedatenleitungen RDL<j>, j=1 bis 511 mit denLesepuffern 440, 442, 444 und 446 verbunden.
[0026] Dererste und zweite Datenleitungstreiber 420 und 422 sind über ersteSchreibdatenleitungen WDL, i = 1 bis 511 undzweite Schreibdatenleitungen WDL<j>, j = 0 bis 511 mitden Schreibpuffern 430, 432, 434 und 436 verbunden.Der erste Schreibpuffer 430 und der erste Lesepuffer 440 sindmit dem Anschluss Port0 (450) verbunden, der zweite Schreibpuffer 432 undder zweite Lesepuffer 440 sind mit dem Anschluss Port1(452) verbunden, der dritte Schreibpuffer 434 und der dritteLesepuffer 444 sind mit dem Anschluss Port2 (454) verbundenund der vierte Schreibpuffer 436 und der vierte Lesepuffer 446 sindmit dem Anschluss Port3 (456) verbunden.
[0027] DerMultiportspeicherbaustein 40 aus 4 umfasst im Vergleich mit dem Multiportspeicherbaustein 10 aus 1 zusätzlich die zweiten LesedatenleitungenRDL<j>, j = 0 bis 511, diezwischen den ersten und zweiten Datenleitungsabtastverstärkern 410 und 412 undden Lesepuf fern 440, 442, 444 und 446 eingeschleiftsind, und die zweiten Schreibdatenleitungen WDL<j>,j = 0 bis 511, die zwischen den ersten und zweiten Datenleitungstreibern 420 und 422 undden Schreibpuffern 430, 432, 434 und 436 eingeschleiftsind.
[0028] Dieersten und zweiten Lesedatenleitungen RDL,RDL<j>, i, j = 0 bis 511,die mit dem jeweiligen Datenleitungsabtastverstärker 410 und 412 verbundensind, und die ersten und zweiten Schreibdatenleitungen WDL, WDL<j>, i, j = 0 bis 511,die mit dem jeweiligen Datenleitungstreiber 420 und 422 verbundensind, werden zur Verfügunggestellt, um einen unabhängigenBetrieb der Datenleitungsabtastverstärker 410 und 412 undder Datenleitungstreiber 420 und 422 zu ermöglichen.
[0029] DieLese- und Schreibvorgängedes Multiportspeicherbausteins 40 gemäß dieser Ausführungsformder vorliegenden Erfindung werden nachfolgend unter Bezugnahme aufdie 5 und 6 beschrieben.
[0030] 5 zeigt ein beispielhaftesBlockdiagramm zum Erläuterneines Lesedatenpfades des Multiportspeicherbausteins 40 aus 4. Wie aus 5 ersichtlich ist, werden 512-Bit-Speicherzellendaten,die aus der Bank0 (400) und Bank1 (401) gelesen werden, über dieersten globalen Datenleitungen GIO<0>, GIO<1>, GIO<2>, ..., GIO<511> zum ersten Datenleitungsabtastverstärker 410 übertragen.Die 512-Bit-Speicherzellendaten, die aus der Bank2 (402) und derBank3 (403) gelesen werden, werden über die zweiten globalen Datenleitungen GIO<0>, GIO<1>, GIO<2>, ..., GIO<511> zum zweiten Datenleitungsabtastverstärker 412 übertragen. Dererste Datenleitungsabtastverstärker 410 ist über dieersten Lesedatenleitungen RDL<0>, RDL<1>, RDL<2>, ..., RDL<511 > mit den Lesepuffern 440, 442, 444 und 446 verbunden.Der zweite Datenleitungsabtastverstärker 412 ist über diezweiten Lesedatenleitungen RDL<0>, RDL<1 >, RDL<2>, ..., RDL<511 > mit den Lesepuffern 440, 442, 444 und 446 verbunden.
[0031] Die512-Bit-Speicherzellendaten, die aus der Bank0 (400) undder Bank1 (401) ausgewähltwerden, werden vom ersten Datenleitungsabtastverstärker 410 abgetastetund verstärktund in einem der Lesepuffer 440, 442, 444 oder 446 gespeichert,beispielsweise überdie ersten Lesedatenleitungen RDL<0>, RDL<1>, RDL<2>, ..., RDL<511> im ersten Lesepuffer 440.Die 512-Bit-Speicherzellendaten, die aus der Bank2 (402)und der Bank3 (403) ausgewählt werden,werden vom zweiten Datenleitungsabtastverstärker 412 abgetastetund verstärktund in einem anderen der Lesepuffer 440, 442, 444 oder 446 gespeichert,beispielsweise überdie zweiten Lesedatenleitungen RDL<0>, RDL<1>, RDL<2>, ..., RDL<511> im zweiten Lesepuffer 442.Die 512-Bit-Daten, die im ersten Lesepuffer 440 gespeichertsind, werden sequentiell überden Anschluss Port0 (450) ausgegeben und die 512-Bit-Daten,die im zweiten Lesepuffer 442 gespeichert sind, werden sequentiell über denAnschluss Port1 (452) ausgegeben.
[0032] Während aufdie aus der Bank0 (400) und der Bank1 (401) gelesenen Speicherzellendatenzugegriffen wird, die überden ersten Lesepuffer 440 und den Anschluss Port0 (450)ausgegeben werden, kann hierbei gleichzeitig die auf Speicherzellendaten ausder Bank2 (402) und der Bank3 (403) zugegriffen werden, die über denzweiten Lesepuffer 442 und den Anschluss Port1 (452) ausgegebenwerden. Im herkömmlichenMultiportspeicherbaustein 10 aus 1 ist die Datenlesegeschwindigkeit desMultiportspeicherbausteins 10 begrenzt, da auf die Stapelspeicherbänke Bank0(100) und Bank1 (101) sowie Bank2 (102) und Bank3 (103) nicht unabhängig zugegriffenwerden kann. Bei diesem Ausführungsbeispielder vorliegenden Erfindung kann hingegen unabhängig auf die Stapelspeicherbänke Bank0 (400)und Bank1 (401) sowie Bank2 (402) und Bank3 (403) zugegriffen werden,wodurch die Lesegeschwindigkeit des Multiportspeicherbausteins 40 erhöht wird.
[0033] 6 zeigt ein beispielhaftesBlockdiagramm zum Erläuterneines Schreibdatenpfades des Multiportspeicherbausteins 40.Wie aus 6 ersichtlichist, werden Schreibdaten überden Anschluss Port0 (450) empfangen und sequentiell im ersten Schreibdatenpuffer 430 gespeichertund bilden 512-Bit-Daten. Die 512-Bit-Daten, die im ersten Schreibdatenpuffer 430 gespeichertsind, werden beispielsweise überdie ersten Schreibdatenleitungen WDL<0>,WDL<1>, WDL<2>, ..., WDL<511> zum ersten Datenleitungstreiber 420 übertragen. Ebensowerden beispielsweise Schreibdaten, die über den Anschluss Port1 (452)empfangen werden, sequentiell im zweiten Schreibpuffer 432 gespeichert undbilden 512-Bit-Daten. Die 512-Bit-Daten, die im zweiten Schreibdatenpuffer 432 gespeichertsind, werden beispielsweise überdie zweiten Schreibdatenleitungen WDL<0>,WDL<1>, WDL<2>, ..., WDL<511> zum zweiten Datenleitungstreiber 422 übertragen.
[0034] Dererste Datenleitungstreiber 420 ist über die ersten globalen DatenleitungenGIO<0>, GIO<1>, GIO<2>, ..., GIO<511> mit der Bank0 (400) oderder Bank1 (402) verbunden und speichert die Schreibdaten in einerausgewähltenBank, beispielsweise in den 512 Speicherzellen der Bank0 (400). Derzweite Datenleitungstreiber 422 ist über die zweiten globalen DatenleitungenGIO<0>, GIO<1>, GIO<2>, ..., GIO<511> mit der Bank2 (402)oder der Bank3 (403) verbunden und speichert die Schreibdaten ineiner ausgewähltenBank, beispielsweise in den 512 Speicherzellen der Bank2 (402).
[0035] Analogzum Lesevorgang können,während dieSchreibdaten überden Anschluss Port0 (450) und den ersten Schreibpuffer 430 empfangenwerden und auf die Speicherzellen der Bank0 (400) oder der Bank1(401) zugreifen, in die sie gespeichert werden, die Schreibdaten,die überden Anschluss Port1 (452) und den zweiten Schreibpuffer 432 empfangenwerden, auf die Speicherzellen der Bank2 (402) oder der Bank3 (403)zugreifen und darin gespeichert werden. Daher kann gemäß die semAusführungsbeispielder vorliegenden Erfindung auf die Stapelbänke Bank0 (400) und Bank1 (401)sowie Bank2 (402) und Bank3 (403) unabhängig zugegriffen werden, wasbedeutet, dass die Datenschreibgeschwindigkeit des Multiportspeicherbausteins 40 erhöht wird.
[0036] ObwohlImplementierungen der Erfindung verschiedene Formen annehmen können, werden nachfolgendbestimmte Ausführungsformenals Ausführungsbeispielebeschrieben. Selbstverständlich sinddie erfinderischen Konzepte nicht auf diese bevorzugten Ausführungsformenbeschränkt.
[0037] Gemäß einemAspekt der vorliegenden Erfindung wird ein Multiportspeicherbausteinzur Verfügunggestellt, der eine Anzahl von Anschlüssen, eine Mehrzahl von gestapeltenBänken,von denen sich zwei oder mehr einen Datenleitungsabtastverstärker teilen,wobei jede gestapelte Bank eine Mehrzahl von Speicherzellen umfasst,Datenleitungsabtastverstärker,die jeweils zwischen den gestapelten Bänken und Lesepuffern eingeschleiftsind und Daten abtasten, die aus Speicherzellen einer ausgewählten Bank dergestapelten Bänkegelesen werden, Lesepuffer, die jeweils mit den Anschlüssen verbundensind und Speicherzellendaten speichern, die von den Datenleitungsabtastverstärkern ausgegebenwerden, und die gespeicherten Daten an die Anschlüsse ausgeben,und Lesedatenleitungen umfasst, welche jeweils die Datenleitungsabtastverstärker mitden Lesepuffern verbinden. Die Datenleitungsabtastverstärker tastenDaten ab, die parallel aus den Speicherzellen der unter den gestapeltenBänkenausgewählten Bankgelesen werden. Die Lesepuffer geben die Speicherzellendaten, dievon den Datenleitungsabtastverstärkernausgegeben werden, seriell an die Anschlüsse aus.
[0038] Gemäß einemweiteren Aspekt der vorliegenden Erfindung wird ein Multiportspeicherbaustein zurVerfügunggestellt, der eine Mehrzahl von Anschlüssen, eine Mehrzahl von gestapeltenBänken, vondenen sich jeweils zwei oder mehr einen Datenleitungstreiber teilen,wobei jede gestapelte Bank eine Mehrzahl von Speicherzellen umfasst,Schreibpuffer, die jeweils mit den entsprechenden Anschlüssen verbundensind und überdie Anschlüsseempfangene Schreibdaten speichern, Datenleitungstreiber, die jeweilszwischen den gestapelten Bänken undden Schreibpuffern eingeschleift sind und die Schreibdaten unterBenutzung von Speicherzellen einer unter den gestapelten Bänken ausgewählten Banktreiben, und Schreibdatenleitungen umfasst, die jeweils die Datenleitungstreibermit den Schreibpuffern verbinden. Die Schreibpuffer konvertierendie seriell von den Anschlüssenempfangenen Schreibdaten in eine parallele Form und speichern sie.Zusätzlichkönnendie Datenleitungstreiber die Schreibdaten unter Benutzung der Speicherzellender unter den gestapelten BänkenausgewähltenBank parallel treiben.
[0039] Gemäß einemweiteren Aspekt der vorliegenden Erfindung wird ein Multiportspeicherbaustein zurVerfügunggestellt, der eine Mehrzahl von Anschlüssen zur bidirektionalen Eingabeoder Ausgabe von Daten, eine Mehrzahl von gestapelten Bänken, vondenen sich jeweils zwei oder mehr einen Datenleitungstreiber teilen,wobei jede der gestapelten Bänkeeine Mehrzahl von Speicherzellen umfasst, Datenleitungsabtastverstärker, diejeweils zwischen den Stapelspeicherbänken und den Lesepuffern eingeschleiftsind und Daten abtasten, die aus den Speicherzellen einer unterden gestapelten BänkenausgewähltenBank gelesen werden, Datenleitungstreiber, die jeweils zwischenden gestapelten Bänken undSchreibpuffern eingeschleift sind und Schreibdaten unter Benutzungvon Speicherzellen einer unter den gestapelten Bänken ausgewählten Bank treiben, Lesepuffer,die jeweils mit den Anschlüssenverbunden sind und Speicherzellendaten, die von den Datenleitungsabtastverstärkern abgegebenwerden, speichern und die gespeicherten Speicherzellendaten an dieAnschlüsseausgeben, Schreibpuffer, die jeweils mit den Anschlüssen verbundensind und überdie Anschlüsseempfangene Schreibdaten speichern, Lesedatenleitungen, die jeweils dieDatenleitungsabtastverstärkermit den Lesepuffern koppeln, und Schreibdatenleitungen umfasst,die jeweils die Datenleitungstreiber mit den Schreibpuffern koppeln.
[0040] Während dievorliegende Erfindung insbesondere in Verbindung mit exemplarischenAusführungsbeispielenderselben dargestellt und beschrieben wurde, versteht es sich für den Fachmann,dass verschiedene Veränderungenin Form und Details darin vorgenommen werden können, ohne sich vom Wesen undUmfang der vorliegenden Erfindung zu entfernen, wie sie durch diefolgenden Ansprüchebestimmt wird.

权利要求:
Claims (19)
[1] Multiportspeicherbaustein mit – einerMehrzahl von Puffern, – einerMehrzahl von gestapelten Bänken,von denen jede eine Mehrzahl von Speicherzellen umfasst, – Datenleitungsabtastverstärkern, diejeweils zwischen der Mehrzahl von gestapelten Bänken und der Mehrzahl von Pufferneingeschleift sind und dazu strukturiert sind, Daten abzutasten,die aus Speicherzellen von ausgewählten Bänken der Mehrzahl von gestapeltenBänkengelesen werden, und – einerMehrzahl von Lesedatenleitungen, die jeweils die Datenleitungsabtastverstärker mitder Mehrzahl von Puffern koppeln und so strukturiert sind, dasssie gleichzeitig Daten von den Datenleitungsabtastverstärkern zuder Mehrzahl von Puffern übertragen.
[2] Multiportspeicherbaustein nach Anspruch 1, wobeidie Datenleitungsabtastverstärkerdazu strukturiert sind, Daten abzutasten, die parallel aus den Speicherzellender ausgewähltenBank gelesen werden.
[3] Multiportspeicherbaustein nach Anspruch 1 oder 2,der weiter eine Mehrzahl von Anschlüssen aufweist, die mit derMehrzahl von Puffern gekoppelt sind, wobei die Mehrzahl von Pufferndazu strukturiert sind, Speicherzellendaten seriell aus den Datenleitungsabtastverstärkern andie Mehrzahl von Anschlüssenauszugeben.
[4] Multiportspeicherbaustein mit – einerMehrzahl von Anschlüssen, – einerMehrzahl von gestapelten Bänken,von denen sich jeweils zwei oder mehr einen Datenleitungstreiberteilen, wobei jede gestapelte Bank eine Mehrzahl von Speicherzellenumfasst, – Schreibpuffern,die jeweils mit den Anschlüssengekoppelt sind und dazu strukturiert sind, über die Anschlüsse empfangeneSchreibdaten zu speichern, – Datenleitungstreibern, diejeweils zwischen den gestapelten Bänken und den Schreibpufferneingeschleift sind und dazu strukturiert sind, die Schreibdatenunter Benutzung von Speicherzellen einer ausgewählten Bank aus der Mehrzahlvon gestapelten Bänkenzu treiben, und – Schreibdatenleitungen,die jeweils die Datenleitungstreiber mit den Schreibpuffern koppeln.
[5] Multiportspeicherbaustein nach Anspruch 4, wobeidie Schreibpuffer dazu strukturiert sind, Schreibdaten, die seriell über dieAnschlüsseempfangen werden, in eine parallele Form zu konvertieren und zuspeichern.
[6] Multiportspeicherbaustein nach Anspruch 4 oder 5,wobei der Datenleitungstreiber dazu strukturiert ist, die Schreibdatenunter Benutzung der Speicherzellen der ausgewählten Bank parallel zu treiben.
[7] Multiportspeicherbaustein mit – einerMehrzahl von bidirektionalen Datenanschlüssen, – einer Mehrzahl von gestapeltenBänken,von denen jede eine Mehrzahl von Speicherzellen umfasst, – Datenleitungsabtastverstärkern, diejeweils mit der Mehrzahl von gestapelten Bänken gekoppelt sind und dazustrukturiert sind, Daten abzutasten, die aus Speicherzellen voneiner aus gewähltenBank der Mehrzahl von gestapelten Bänken gelesen werden, – Datenleitungstreibern,die jeweils zwischen den gestapelten Bänken und den Schreibpufferneingeschleift sind und dazu strukturiert sind, Schreibdaten unterBenutzung von Speicherzellen einer ausgewählten Bank aus der Mehrzahlvon gestapelten Bänkenzu treiben, – Lesepuffern,die jeweils mit der Mehrzahl von Anschlüssen gekoppelt sind und dazustrukturiert sind, Speicherzellendaten, die von den Datenleitungsabtastverstärkern ausgegebenwerden, zu speichern und die gespeicherten Speicherzellendaten andie Mehrzahl von Anschlüssenauszugeben, – Schreibpuffern,die jeweils mit den Anschlüssengekoppelt sind und dazu strukturiert sind, über die Anschlüsse empfangeneSchreibdaten zu speichern, – Lesedatenleitungen, die jeweilsdie Datenleitungsabtastverstärkermit den Lesepuffern koppeln, und – Schreibdatenleitungen, diejeweils die Datenleitungstreiber mit den Schreibpuffern koppeln.
[8] Multiportspeicherbaustein nach Anspruch 7, wobeidie DatenleitungsabtastverstärkerDaten abtasten, die parallel aus den Speicherzellen der ausgewählten Bankgelesen werden.
[9] Multiportspeicherbaustein nach Anspruch 7 oder 8,wobei die Lesepuffer die von den Datenleitungsabtastverstärkern ausgegebenenSpeicherzellendaten seriell an die Anschlüsse ausgeben.
[10] Multiportspeicherbaustein nach Anspruch 7, 8 oder9, wobei die Schreibpuffer dazu strukturiert sind, Schreibdaten,die seriell überdie Anschlüsse empfangenwerden, in eine parallele Form zu konvertieren und zu speichern.
[11] Multiportspeicherbaustein nach einem der Ansprüche 7 bis10, wobei die Datenleitungstreiber dazu strukturiert ist, die Schreibdatenunter Benutzung der Speicherzellen der aus den gestapelten Bänken ausgewählten Bankparallel zu treiben.
[12] Verfahren, das beinhaltet: – Lesen von Daten aus Speicherzelleninnerhalb gestapelter Bänke, – Abtastenvon Daten mit wenigstens zwei Datenleitungsabtastverstärkern und – gleichzeitiges Übertragender abgetasteten Daten von den wenigstens zwei Datenleitungsabtastverstärkern zuwenigstens zwei jeweiligen Puffern.
[13] Verfahren nach Anspruch 12, das des Weiteren das Übertragenvon Daten von den wenigstens zwei Puffern zu Anschlüssen umfasst.
[14] Verfahren nach Anspruch 13, wobei das Übertragenvon Daten von den wenigstens zwei Puffern zu Anschlüssen eineserielle Datenübertragung umfasst.
[15] Verfahren nach Anspruch 12, 13 oder 14, das desWeiteren das Schreiben von Daten von den wenigstens zwei Puffern über eineSchreibdatenleitung zu Datenleitungstreibern umfasst.
[16] Verfahren, das beinhaltet: – Übertragen von ersten Datenzu einem Anschluss in einem Multiportspeicher, – Übertragenvon zweiten Daten zu einem anderen Anschluss in dem Multiportspeicher, – Speichernder ersten Daten in Speicherzellen innerhalb von gestapelten Bänken indem Multiportspeicher und – Speichernder zweiten Daten in anderen Speicherzellen innerhalb der gestapeltenBänke indem Multiportspeicher, – wobeidas Speichern der ersten Daten und das Speichern der zweiten Datengleichzeitig erfolgt.
[17] Verfahren nach Anspruch 16, wobei die Übertragungder ersten Daten eine serielle Datenübertragung umfasst.
[18] Verfahren nach Anspruch 16 oder 17, wobei die Übertragungder ersten Daten eine parallele Datenübertragung umfasst.
[19] Verfahren nach Anspruch 16, 17 oder 18, das desWeiteren das Zugreifen auf die ersten Daten in Speicherzellen umfasst,währendgleichzeitig auf die zweiten Daten in anderen Speicherzellen zugegriffen wird.

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引用文献:

公开号 | 申请日 | 公开日 | 申请人 | 专利标题

法律状态:
2005-01-13| OP8| Request for examination as to paragraph 44 patent law|

2009-08-06| 8131| Rejection|

优先权:

申请号 | 申请日 | 专利标题

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